Aceleração de Algoritmos de Alinhamento de Sequências em FPGAs
Resumo:
O crescimento do volume de dados produzidos pelo Sequenciamento de Nova Geração (NGS) desloca o gargalo computacional para as etapas de análise posteriores, dentre as quais o alinhamento de sequências, resolvido por algoritmos de programação dinâmica, é uma das mais custosas. Entre as plataformas de hardware empregadas para essa aceleração — que incluem GPUs, processadores multicore com extensões vetoriais e, mais recentemente, ASICs — FPGAs na nuvem vêm ganhando adoção crescente pela possibilidade de customização fina do datapath e pelo potencial de eficiência energética. Isso também foi facilitado por ferramentas de síntese de alto nível (HLS) mais maduras, que convertem descrições funcionais em linguagens de programação, como C e C++, em código de hardware otimizado no register-transfer-level (RTL), melhorando a reusabilidade de código e viabilizando a verificação e a exploração do espaço de projeto mais rápidas. No entanto, a transição, por parte de provedores de nuvem, de plataformas FPGA baseadas exclusivamente em memória DDR para plataformas com memória adicional de alta largura de banda (HBM) introduziu uma nova hierarquia de memória cujo impacto no desempenho e na eficiência energética permanece pouco caracterizado e que as ferramentas de HLS existentes não conseguem explorar nativamente. Utilizando o alinhamento de sequências com uso intensivo de memória como caso de uso, esta proposta de tese investiga como adaptar projetos de HLS existentes para se beneficiar da HBM. Após identificar e resolver conflitos de HLS, uma varredura preliminar de exploração do espaço de projeto foi concluída para alinhamentos do tipo textit{Global Affine}, a fim de caracterizar como a hierarquia HBM afeta, conjuntamente, o desempenho e a eficiência energética de aceleradores de alinhamento de sequências, e se esses dois eixos evoluem de forma acoplada ou se desacoplam em algum regime de operação. A proposta formula a hipótese de que o ganho de throughput obtido sob HBM não se traduz proporcionalmente em eficiência energética, apoiada por uma metodologia de instrumentação de potência que combina medição real de hardware em parte dos domínios de potência e estimativa calibrada nos domínios não instrumentados. Como investigação subordinada, a proposta explora a contribuição da memória de traceback para esse desacoplamento por meio de um experimento de ablação e do teste de uma predição teórica sobre o custo do traceback, sem que sua conclusão seja condição necessária para as demais contribuições da proposta. Espera-se, como contribuições, uma metodologia de instrumentação energética replicável para FPGAs na nuvem e artefatos de engenharia reutilizáveis.
Abstract:
The growth in the volume of data produced by Next-Generation Sequencing (NGS) has shifted the computational bottleneck to downstream analysis stages, among which sequence alignment, solved by dynamic programming algorithms, is among the most costly. Among the hardware platforms used for this acceleration — including GPUs, multi-core processors with vector extensions, and, more recently, ASICs –, cloud FPGAs have seen growing adoption for their fine-grained datapath customization and potential energy efficiency. This has also been facilitated by more mature High-level synthesis (HLS) tools that convert functional descriptions in software languages such as C and C++ into optimized hardware register-transfer-level (RTL) code, improving code reusability and enabling faster verification and design space exploration. However, the transition by cloud providers from FPGA platforms based solely on DDR RAM to those with additional high-bandwidth memory (HBM) has introduced a new memory hierarchy whose impact on performance and energy efficiency remains poorly characterized and that existing HLS tools are unable to natively exploit. Using memory-intensive sequence alignment as a use case, this thesis proposal investigates how to adapt existing HLS designs to benefit from HBM. After identifying and resolving HLS conflicts, a preliminary design-space exploration sweep was completed for textit{Global Affine} alignments to characterize how the HBM2 hierarchy jointly affects the performance and energy efficiency of sequence-alignment accelerators, and whether these two axes evolve in a coupled fashion or decouple under some operating regime. The proposal hypothesizes that throughput gains under HBM do not translate proportionally into energy efficiency, supported by a power-instrumentation methodology that combines real hardware measurements for some power domains with calibrated estimates for the non-instrumented domains. As a subordinate investigation, the proposal explores the contribution of traceback memory to this decoupling through an ablation experiment and a test of a theoretical prediction about traceback cost, without its conclusion being a necessary condition for the proposal’s other contributions. Expected contributions include a replicable energy-instrumentation methodology for cloud-based FPGAs and reusable engineering artifacts.
Banca examinadora:
Profa. Maria Cristina Silva Boeres, UFF – Presidente
Prof. Eugene Francis Vinod Rebello, UFF
Prof. Leandro Santiago de Araújo, UFF
Prof. Alexandre da Costa Sena, UERJ